LA 1 M2
Pada percobaan 1 melihat kondisi JK flip-flop dan D flip flop dalam 7 kondisi input
JK flip-flop
SR bistable sebelumnya menggunakan input S dan R, tetapi sekarang digantikan oleh input J dan K yang merujuk pada penemu Jack Kilby. Jadi, J = S dan K = R.
Dua gerbang AND 2-input pada SR bistable digantikan oleh dua gerbang NAND 3-input dengan input ketiga terhubung ke output Q dan Q. Keterkaitan ini memungkinkan kondisi sebelumnya yang tidak valid, S = "1" dan R = "1", digunakan untuk menghasilkan aksi "toggle" karena kedua input sekarang terkunci.
Jika rangkaian dalam keadaan "SET", input J memiliki status "1" dan input K memiliki status "0" . Jika rangkaian dalam keadaan "RESET", input K memiliki status "1"dan input J memiliki status "0" . Karena Q dan Q' selalu berbeda, kita dapat menggunakannya untuk mengendalikan input. Ketika kedua input J dan K bernilai logika "1", flip-flop JK melakukan aksi toggle
Hal tersebut dapat terjadi ketika input dari clock memiliki status "1" atau active high
D flip-flop
D flip flop memiliki prinsip dasar ketika Clock active rendah maka input D tidak akan berpengaruh terhadap output Q yang mana disebut kondisi don't care. ketika clock active high D akan berpengaruh terhadap output yang mana jika D 1 maka Q akan 1
Jawab:
Apabila input diatur B2 dan B3 nya ke CLOCK maka input J akan berupa clock dan input cl akan berupa Clock juga. jika cl berinput 1 maka maka J juga akan berinput 1 dan K akan berinput 1 jika keadaannya seperti ini maka output akan berkondisi toggle yang mana kebalikan dari kondisi sebelumnya.
Timing Diagram :
2. 2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke CLOCK dan gambarkan timing diagramnya !
Jawab :
Prinsip Kerja pada D flip flop adalah jika D nya 1 maka Q akan 1 sesuai soal jika B5 dan B6 terhubung clock yang mana B5 adalah input D dan B6 adalah CL maka input nya akan sama kapan pun. karena input nya sama terus menerus maka jika D 1 maka cl akan 1 yang mana output Q akan 1. jika D 0 maka Cl akan 0 yang mana output akan 0 atau dont care karena clock active low.
3T Timing Diagram :
Komentar
Posting Komentar